高通完成HBC堆叠内存初步验证，Dragonfly AI250将于明年出样

高通今早宣布，已完成其高带宽计算（HBC）内存架构的初步验证，该架构将成为公司即将推出的 Dragonfly 数据中心 AI 加速器的核心组成部分。这种堆叠式内存架构将让高通及其制造合作伙伴将多层 DRAM 堆叠在一颗小型计算裸片之上，从而让内存更靠近访问它的计算硬件，使高通能够获得硬件近距离放置所带来的能效和成本效益。

此次技术验证的完成，使 HBC 向商用产品部署又迈进了一步，相关产品计划于明年开始出样。高通现已验证该技术可以正常工作，并且其能效和内存带宽接近预期，这使他们能够在明年推进量产，同时让客户（和投资者）持续了解高通 Dragonfly AI250 加速器及其后续产品的开发进展。

HBC 最早由高通在 2026 年投资者日上公布，是一项由高通主导的新技术，旨在利用近内存计算，在内存容量、内存性能和生产成本之间实现新的平衡——高通希望在这三个方面都实现突破。

从根本上说，这项技术是 HBM 及其他内存堆叠技术的进一步变体。但与 HBM 将多颗 DRAM 裸片堆叠在基础裸片之上、再通过超宽内存总线连接回主处理器不同，HBC 旨在省去这一中间环节，改为将一颗小型计算裸片置于堆叠底部。

原则上，将内存放置在计算裸片之上有多项好处。其中最大的是能效，因为数据传输需要消耗能量——而大量数据的长距离传输则消耗更多能量。通过将内存放置在计算裸片之上，连 HBM 连接那相对较短的距离也被消除（更不用说 LPDDR5X 这类外部内存了），从而将数据传输所消耗的能量降至最低。这些节省下来的能量反过来又可以用于提升芯片本身的性能，或者让更多芯片在同一能耗预算内集群在一起。

计算裸片本身并不是完整的处理器。但通过将内存带宽需求最密集的操作放在该裸片上，再将结果送回处理器中心更大的计算裸片，高通希望让内存和计算硬件尽可能靠近。

高通在这一努力中也考虑到了生产成本。由于 HBM 使用宽内存总线，需要 CoWoS 或 EMIB 等先进封装技术才能将 HBM 堆栈连接到计算裸片和内存控制器。而通过将大部分计算工作负载转移到位于内存下方的计算裸片，将计算裸片连接到芯片封装其他位置更大处理器裸片所需的带宽就大大减少。因此，这一连接可以使用传统 2D 有机基板等更便宜的技术来构建。

尽管如此，HBC 并未消除所有复杂性。与 HBM 一样，它仍然需要使用 TSV 将多颗 DRAM 裸片（在高通的方案中是晶圆）键合到另一颗裸片之上，这本身就是一项具有挑战性的工艺。这意味着复杂制造技术的需求并未消失，但已从内存堆叠和高速 chiplet 互连两者，缩减为仅剩内存堆叠。

最后，高通希望在这里实现内存带宽与内存容量之间更好的平衡。值得注意的是，该公司的 HBC 设计采用 LPDDR5X DRAM 裸片，而非 HBM 所使用的薄型高性能裸片。该公司尚未公布该技术的最终性能，但 HBC 堆栈的容量预计已经大于当前 HBM4 实现所能达到的水平。

高通贯穿始终的基本论点是，HBC 提供了比任何其他内存架构都更全面的解决方案，无论是 HBM、片上 SRAM 还是封装外 LPDDR。按照其设想，HBC 相对所有这些技术各有优劣，但正如高通所主张的，它们可以实现远超外部 LPDDR——并接近 HBM——的内存带宽（从而获得性能），同时没有使用片上 SRAM 的容量限制，也没有后两者中 HBM 的高成本问题。

最终，这一切都是为了让我高通能够构建更好的 AI 推理芯片，以比现有技术更少的缺陷满足推理对内存带宽和容量的需求。

深入验证过程本身，在其初步 HBC 验证中，高通将早期 HBC 样品堆栈连接到了其圣地亚哥实验室的一台测试设备上。

虽然测试装置本身并不起眼，但其中有一颗对高通数据中心计划至关重要的芯片。

鉴于这是早期样品，应当指出，他们这里使用的 HBC 堆栈只有 2 层 DRAM 裸片。出货产品将有 4 层。因此高通尚未达到测试全尺寸堆栈的阶段。

高通简要介绍了其验证方法：他们使用自动化测试机对 HBC 测试堆栈进行测试，分别将其作为 LPDDR5X 设备和 HBC 设备进行测量。

（原文较长，此处译出前 6000 字，完整内容请点「打开原文」。）